・公式サイトから必ず事前のテストミーティングをお試しください。
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セミナーポイント
あらゆる産業分野におけるAI需要の創出は最先端微細加工による半導体デバイスの高性能化開発に支えられていますが、最近の市場要求の趨勢はチップレベルの性能向上だけでなく、システムレベルの性能向上を先端パッケージ開発に付託する方向を鮮明にしています。
最近の生成AI開発企業や利用企業のGPU争奪戦は、2.5Dパッケージ生産能力の不足やGPUとパッケージ上で機能を繋ぐHBMの供給不足に起因する需給乖離である、とメディアでは喧伝され、更なるHBMの大容量化に伴うパッケージの大型化はパネルレベルパッケージの高品位化開発を促進するための新規設備投資の動機付けとなっています。
日本では半導体産業を取り巻く地政学的な議論が喧しく、産業基盤強化の深耕不足を憂慮する声も聞こえていますが、現在の好機を見逃す理由はありません。世界的に先端半導体パッケージへの依存度が高まり開発競争も激化している中、そのプロセスの基礎や要点を把握しながら、先端技術の動向を常にアップデートしておく必要があります。
本セミナーでは半導体チップの三次元集積化技術を中心に、これまでの開発推移を整理し、基礎プロセスを再訪しながら、先端パッケージの現状と今後の動向を展望します。
○受講対象
・今さら聞けないプロセスの基礎を再確認したい中堅技術者の方
・電子材料、装置メーカーでプロセスの理解に不安を感じている若手技術者の方
・先端半導体パッケージの動向に関心のある経営企画、新規事業、営業、マーケティング部門の方
など
○受講後、習得できること
・半導体デバイスとパッケージ、ウエーハとパネルの技術階層を横断する中間領域の視点
・チップの三次元積層集積化プロセスの基礎
・先端半導体パッケージの開発動向
など
セミナー内容
（尚、以下の講演内容の項目は変更になる可能性があります。）
1. 最近の半導体デバイスパッケージの動向
(2.5D/3.5DパッケージによるAI向け先端製品事例)
2. 後工程の高品位化と中間領域プロセスの進展
3. 三次元集積化プロセスの基礎とポイント
3-1.半導体デバイスの性能向上
(a) TSVによるメモリ積層プロセスの再訪
(b) nano-TSVによるBSPDN
(c) Wafer level hybrid bonding (HB)：最近の接合精度向上
(d) CoW/D2W HB：最近の接合歩留まり向上
(e) 樹脂接合によるHB
3-2.システムレベルの性能向上
(a) Logic-on-DRAM SoC：3D積層の原点
（RDL, Micro-Bumping, Mass reflowによるChip積層の導入）
(b) 2.5Dパッケージの開発推移
(c) Si interposer
(d) Organic/RDL interposer
(e) Si bridge
(f) DamasceneプロセスによるRDLの微細化･多層化
4. Fan-Out(FO)型パッケージの基礎とポイント
4-1.FOWLPの市場浸透
4-2.プロセス選択肢の拡大：Chip First/RDL first x Face-up/down
4-3.Through Mold Viaプロセス選択肢の拡大による3D FOの民主化
4-4.Panel Level Process/Package (PLP)高品位化の課題
5. 市場概況と今後の開発動向
5-1.マスクレス露光によるレティクル制約の解放
5-2.Glass interposer/substrate, Co-packaged Opticsの動向
5-3.メモリパッケージの変化
6. Q&A
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