……Zoomオンライン受講
●電子回路テストの基礎技術を紹介したうえで、チップレットの概要、チップレットテストの考え方、ウェーハプローブの課題と最新動向などについてお話させていただきます。
講師
愛媛大学 大学院理工学研究科 客員教授 亀山 修一 氏
講師紹介
■略歴：
1972 年富士通㈱に入社以来一貫して生産技術部門でサーバー/スパコン等の電子
回路の試験技術/試験設備の開発に従事、2017 年退職。現在、愛媛大学客員教授、
JEITA 3D 半導体モジュール WG メンバ、エレクトロニクス実装学会3D チップレット
研究会委員、ミニマルファブ推進機構アドバイザ、富士通技術士会顧問、バウンダリス
キャン協会代表、半導体関連企業等のコンサル、セミナー講師、⻲⼭技術士事務所
代表。IEEE、エレクトロニクス実装学会、電子情報通信学会、日本技術士会等の会員。
著書:バウンダリスキャンハンドブック（⻘⼭社、監訳)、Three-Dimensional Integration
of Semiconductors (Springer、共著)ほか。
博士（工学）、技術士（電気電子）。
■専門および得意な分野・研究：
電子回路の試験技術
■本テーマ関連学協会でのご活動：
エレクトロニクス実装学会：チップレットテストに関する学会誌への論文投稿やカンファ
レンス発表多数、3D チップレット研究会委員。日本信頼性学会：学会誌（2025 年7 月
号）へのチップレットテスト紹介記事投稿。IEEE ITC-Asia 2023 Industrial co-Chair、
IEEE 3D&Chiolet Test Workshop 2025 Program Committee。
＜その他関連セミナー＞
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日時・受講料・お申込みフォーム
●日時：2025年10月24日(金) 13:00-16:30 ＊途中、小休憩を挟みます。
●受講料：
【オンライン受講】：1名45,100円(税込（消費税10％）、資料付)
＊1社2名以上同時申込の場合、1名につき34,100円
＊学校法人割引：学生、教員のご参加は受講料50％割引。→「セミナー申込要領・手順」を確認ください。
●録音・録画行為は固くお断りいたします。
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配布資料・講師への質問など
●配布資料は、印刷物を郵送で1部送付いたします。
・お申込みの際にお受け取り可能な住所を必ずご記入ください。
・郵送の都合上、お申込みは4営業日前までを推奨します。（土、日、祝日は営業日としてカウントしません。）
・それ以降でもお申込みはお受けしておりますが（開催1営業日前の12:00まで）、その場合、テキスト到着がセミナー後になる可能性がございます。ご了承の上お申込みください。
・資料未達の場合などを除き、資料の再配布はご対応できかねますのでご了承ください。
●当日、可能な範囲でご質問にお答えします。（全ての質問にお答えできない可能性もございます。何卒ご了承ください。）
●本講座で使用する資料や配信動画は著作物であり、無断での録音・録画・複写・転載・配布・上映・販売などは禁止いたします。
●ご受講に際しご質問・要望などございましたら、下記メールアドレス宛にお問い合わせください。
req@*********（*********にはjohokiko.co.jpを入れてください）
オンラインセミナーご受講に関する各種案内（必ずご確認の上、お申込みください。）
※メールアドレスの記載誤りについては、以下へご連絡お願いいたします。
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対応ブラウザをご確認の上、必ず事前のテストミーティング をお願いします。
（iOSやAndroidOS ご利用の場合は、アプリインストールが必須となります）
セミナーポイント
■はじめに
チップレットは多数のチップを 1 パッケージに集積する技術であり、従来からのチップ単体テスト手法だけでなく、チップレットのための新たなテスト手法が必要となる。本講座では電子回路テストの基礎技術を紹介したうえで、チップレットの概要、チップレットテストの考え方、真のKGD(Known Good Die)選別のためのテスト手法、ウェーハプローブの課題と最新動向、インターポーザのテスト、システムレベルテスト、SDC(サイレントデータ破損)、チップレット相互接続テストのためのバウンダリスキャンとIEEE 1838規格、TSV 接続障害リペア方式とUCIe 規格、ハイブリッドボンディングなど超狭ピッチTSV 接続を評価するための新たな計測方法などを紹介する。
■ご講演中のキーワード：
チップレット、テスト、KGD、ウェーハプローブ、インターポーザ、システムレベルテスト、
SDC(サイレントデータ破損)、チップレット相互接続テスト、バウンダリスキャン、IEEE
1838 規格、TSV 接続障害リペア、UCIe 規格、ハイブリッドボンディング、ケルビン計測、
アナログバウダリスキャン
■受講対象者：
チップレットの実装やテストに興味がある方、予備知識は不要です。
■必要な予備知識や事前に目を通しておくと理解が深まる文献、サイトなど：
この分野に興味のある方なら、特に予備知識は必要ありません。
■本セミナーで習得できること：
・電子回路テストの基礎知識
・チップレットの概要
・チップレットテストの考え方と動向
・バウンダリスキャンの基礎知識とチップレットテスト規格 IEEE 1838
・TSV 接続障害回避技術と UCIe 規格
・アナログバウダリスキャンによる TSV 接続の新しい評価技術
セミナー内容
1. はじめに
1.1. 講師紹介
1.2. 富士通の大型計算機のテクノロジーとテストの基礎
1.3. バウンダリスキャンの採用と普及活動
2. チップレットの概要
2.1. チップレットとは
2.2. なぜ、今チップレットなのか
2.3. ムーア則とスケーリング則
2.4. チップレットの効果
2.5. チップレットの適用事例
2.6. チップレット実装の例
2.7. インターポーザの動向
2.8. インターポーザの事例
3. チップレットテストの動向
3.1. チップレット集積のテストフロー
3.2. KGD(Known Good Die)の重要性
3.3. ウェーハプローブテスト
3.4. 真の KGD 選別と Intel の戦略
3.5. 積層ダイテストとファイナルテスト
3.6. システムレベルテスト SLT
3.7. IC の構造テストと機能テスト
3.8. ATE とSLT のテストメカニズム
3.9. サイレントデータ破損（Silent Data Corruptions）
3.10. インターポーザのテスト（接触方式と非接触方式）
3.11. EB テスタとCMOS 容量イメージセンサによる非接触テスト
3.12. TSMC のPGD(Pritty-Good-Die)テスト
4. チップレット間のインターコネクションテスト
4.1. チップレットは小さな実装ボード
4.2. 実装ボードの製造試験工程
4.3. 実装ボード・チップレットの機能テストと構造テスト
4.4. バウンダリスキャンの基礎知識
4.5. IEEE 1149.1 バウンダリスキャンテスト回路
4.6. バウンダリスキャンテストによるはんだ接続不良検出動作例
4.7. オープンショートテストパターン
4.8. ロジック-メモリ間のインターコネクションテスト
4.9. チップレットテスト規格 IEEE 1838 とチップ間相互接続テスト
4.10. チップ積層後の IEEE 1838 FPP による各チップのロジックテスト
4.11. チップ積層後の TSV 接続障害復旧方式と UCIe 規格
4.12. Structural Test 〜ボードテストとＩC テストでの違い〜
4.13. ポストボンドテスト方式の学会発表例
4.14. TSMC のチップレットテスト事例
4.15. 策定中のチップレット規格 IEEE P3405 Chiplet Interconnect Test & Repair
4.16. 進化するバウンダリスキャン関連規格
5. TSV の接続品質評価技術
5.1. 3D-IC のチップ間接続(TSV, ハイブリッドボンディング)の高密度化と課題
5.2. TSV 接合での欠陥と相互接続障害
5.3. TSV 評価解析技術の例（断面観察、X 線 CT 画像検査、電気的評価）
5.4. 従来評価技術（デイジーチェイン、ケルビン計測）の問題点
２端子法と４端子法の解説
5.5. TSV 接続評価時のアウトライヤ検出の重要性
5.6. TSV の個別抵抗計測による効果
5.7. アナログバウンダリスキャン IEEE 1149.4 による精密微少抵抗個別計測
5.8. 従来の IEEE 1149.4 標準抵抗計測法の問題点と解決案
5.9. 真の TSV 個別 4 端子計測法の実現
5.10. TSV 計測回路の３D-IC への実装例
5.11. 新評価方式の適用提案
6. Q&A
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